Verilo HDL數字設計教程

《Verilo HDL數字設計教程》共分8章。第1章和第2章為Verilog HDL基礎知識；第3章從一個典型數字電路實例入手，詳細介紹了Verilog HDL的常用建模方法；第4章介紹了一些常用的組合邏輯電路和時序邏輯電路；第5章從一個典型時序邏輯電路實例入手，引入同步有限狀態機，並進一步探討了同步狀態機的特徵；第6章則詳細介紹了VerilogHDL的仿真技術，並對ModelSim軟件進行了介紹；第7章介紹了幾則實用的可綜合的設計；第8章詳細介紹了一個基於Verilog狀態機控制的10位指令微處理器的設計流程。
　　書中的內容全部符合IEEEl364-2001標準。
　　《Verilo HDL數字設計教程》可作為高等院校電子信息工程、通信、自動化、計算機應用技術等專業Verilog HDL設計課程與相關實驗課的指導教材或參考書，也可作為參與電子設計競賽、FPGA開發應用人員的參考書。

第1章 Verilog HDL數字設計綜述
1.1 電子系統設計技術的發展
1.2 數字系統典型設計流程
1.3 HDL的發展、特點與應用
1.3.1 什麼是HDL
1.3.2 Verilog HDL的特點
1.3.3 Verilog HDL的功能
1.4 QuartusⅡ概述
1.5 硬件描述語言的發展趨勢
1.6 小結
習題1
第2章 Verilog HDL基本概念
2.1 編寫並運行一個簡單的Verilog HDL程序
2.1.1 編寫一個簡單的Verilog HDL程序
2.1.2 Verilog HDL程序開發環境——Quartus Ⅱ6.0
2.2 層次建模
2.3 Verilog HDL的數據類型及常量和變量
2.3.1 變量及其數據類型
2.3.2 常量及其數據類型
2.4 編譯預處理
2.4.1 宏定義dehne
2.4.2 「文件包含」處理include
2.5 小結
習題2
第3章 Verilog HDL常用建模方法
3.1 建模方法引例
3.2 結構化形式建模
3.2.1 門級建模
3.2.2 用戶自定義原語
3.3 數據流級建模
3.3.1 連續賦值語句
3.3.2 運算符類型
3.4 行為級建模
3.4.1 結構化過程語句always
3.4.2 過程賦值語句
3.4.3 塊語句
3.4.4 條件語句
3.4.5 多路分支語句
3.4.6 循環語句
3.4.7 任務和函數語句
3.5 小結
習題3
第4章 Verilog HDL常用電路設計
4.1 常用組合邏輯電路設計
4.2 常用時序邏輯電路設計
4.3 小結
習題4
第5章 同步有限狀態機設計
5.1 同步有限狀態機引例
5.2 狀態機的基本概念
5.3 狀態機的編碼方式
5.4 複雜狀態機的編寫方法
5.5 採用狀態機來實現程序算法
5.6 小結
習題5
第6章 Verilog HDL仿真技術
6.1 ModelSim軟件的使用
6.1.1 ModelSim軟件簡介
6.1.2 使用圖形界面對設計進行仿真
6.1.3 使用ModelSim讀／寫文件
6.2 延時
6.3 常用塊語句
6.4 常用系統函數和系統任務
6.5 端口連接規則
6.6 小結
習題6
第7章 Verilog HDL可綜合設計舉例
7.1 跑馬燈控制器的設計
7.2 8位數碼掃瞄顯示電路的設計
7.3 數控分頻器的設計
7.4 樂曲硬件演奏電路的設計
7.5 數字跑表和數字鐘的設計
7.6 用Verilog HDL狀態機實現A／D採樣控制電路
7.7 交通控制器的設計
7.8 空調控制器的設計
7.9 飲料自動售賣機的設計
7.10 小結
習題7
第8章 CPU結構及其設計
8.1 專用處理器的頂層系統設計
8.2 專用處理器的設計實現
8.3 專用處理器的仿真驗證
8.4 小結
習題8
參考文獻