System Verilog數字系統設計（影印版）

　　SystemVerilog是21世紀電子設計師必須掌握的最重要的語言之一，因為它是設計和驗證複雜電子系統核心芯片的重要手段。由馬克編寫的這本《System Verilog數字系統設計（影印版）》是用SystemVerilog語言設計並驗證數字系統的基本概念和具體方法。在介紹基本語法的基礎上，闡述了如何用SystemVerilog構成數字電路、組件和系統，以及應該如何使用SystemVerilog搭建測試平台，並對設計進行驗證。
　　《System Verilog數字系統設計（影印版）》既適合作電子、自動化和計算機專業本科生和研究生的教科書，也適合已經掌握Verilog和VHDL硬件描述語言的工程師使用。

List of Figures
List of Tables
Preface
Acknowledgments
About the Author
1.Introduction
2.Combinational Logic Design
3.Combinational Logic Using SystemVerilog Gate Models
4.Combinational Building Blocks
5.SystemVerilog Models of Sequential Logic Blocks
6.Synchronous Sequential Design
7.Complex Sequential Systems
8.Writing Testbenches
9.SystemVerilog Simulation
10.SystemVerilog Synthesis
11.Testing Digital Systems
12.Design for Testability
13.Asynchronous Sequential Design
14.Interfacing with the Analog World
A.SystemVerilog and Verilog
Answers to Selected Exercises
Bibliography
Index