Verilog FPGA芯片設計（附光盤）

　　除講述基本的設計技巧外，還深入介紹了多模塊整合設計技術，適合各層次設計者參考使用。內容包括數字邏輯設計與Verilog發展歷史，Veril og設計風格與概念，Verilog設計結構，門級描述，數據流建模，行為描述，函數及任務，UDP邏輯電路與狀態機，Verilog程序設計技巧，電路延時時序的設定及實用專題設計範例等。
　　《Verilog FPGA 芯片設計（附光盤）》適於大專院校電子類及計算機工程類本科及研究生，以及相關領域的工程設計人員使用。

第1章　數字邏輯設計與Verilog的發展過程
1.1計算機輔助設計與集成電路產業
1.2硬件描述語言
1.3集成電路芯片設計流程

第2章　Verilog設計風格與概念
2.1設計風格
2.1.1設計者與修改原因
2.1.2設計代碼的註釋和說明
2.1.3設計過程注意事項
2.2基本概念
2.2.1操作符
2.2.2註釋說明與空白
2.2.3數字
2.2.4字符串
2.2.5標識符、關鍵詞及系統函數
2.2.6信息顯示於標準的輸出
2.2.7仿真監視
2.2.8結束仿真
參考文獻

第3章　Verjlog設計結構
3.1設計方法
3.2模塊
3.3端口
3.4模塊實例的引用
3.5數據類型
3.5.1數值集合
3.5.2線網
3.5.3寄存器
3.5.4向量
3.5.5數字
3.5.6參數
3.5.7數組與內存
3.5.8三態
參考文獻

第4章　門級描述
4.1and，or，nand，nor，xor及xnor門
4.2buf及not門
4.3實例說明
4.4多路輸入選擇器實例
習題
參考文獻

第5章　數據流建模
5.1連續賦值
5.2表達式
5.2.1常數值表達式
5.2.2操作數
5.2.3操作符
5.3應用實例
5.3.13-8譯碼器
5.3.24一2編碼器
5.3.34位加法器
5.3.41-4多路輸出選擇器
5.3.53位多數位表決器
5.3.61位全減器
習題
參考文獻

第6章　行為描述
6.1過程性結構
6.1.1initial區塊
6.1.2always區塊
6.2過程性賦值
6.2.1阻塞過程性賦值
6.2.2非阻塞過程性賦值
6.3begin...end塊語句
6.4if語句
6.5case語句
6.6casez語句
6.7casex語句
6.8循環
6.8.1for循環
6.8.2while循環
6.8.3forever循環
6.8.4repeat循環
6.9begin...end區塊語句
6.10fork...join區塊語句
6.11wait語句
6.12實用範例
6.12.1兩位數BCD計數器
6.12.2BCD碼加法器
6.12.316字節雙端口RAM
6.12.416字節單端RAM
習題
參考文獻

第7章　函數及任務
7.1函數
7.2任務
7.3函數調用函數
7.4任務調用函數及任務
7.5系統函數與任務
7.5.1與實數有關的系統函數與任務
7.5.2顯示與寫入系統任務
7.5.3驅動器計數系統函數
7.5.4文件輸出系統任務
7.5.5結束執行系統任務
7.5.6時序檢查系統任務
7.5.7測試信號系統任務
7.5.8加載內存系統任務
7.5.9時間刻度系統函數與任務
7.5.10儲存與重新激活系統任務
7.5.11復位系統任務
7.5.12其它系統任務與函數
習題
參考文獻

第8章　用戶定義的原語邏輯電路與狀態機
8.1UDP的設計方法
8.2用UDP描述組合邏輯電路
8.3用UDP描述時序邏輯電路
8.4狀態機
8.4.1Moore狀態機
8.4.2Mealy狀態機
習題
參考文獻

第9章　Verilog程序設計技巧
9.1程序設計
9.1.1如何設計綜合電路
9.1.2數學表達式的順序及群集
9.1.3if語句與case語句的比較
9.2編譯器預處理命令
9.2.1include
9.2.2define與undef
9.2.3timescale
9.2.4resetall
9.2.5ifdef，else與endif
參考文獻

第10章　電路延遲時序的設定
10.1邏輯門延遲
10.2連接線延遲
10.3模塊路徑延遲
10.3.1特定區塊
10.3.2特定參數
10.4跳變沿敏感的路徑延遲
10.5狀態相關路徑延遲
10.6延遲時間值設定
習題
參考文獻

第11章　實用專題設計範例
11.10～9999十進制計數器
11.216位移位式乘法器
11.316位固定點式乘法器
11.416位布斯乘法器
11.516位移位式除法器
11.616位重存與非重存除法器
11.7移動蛇控制電路
11.8鍵盤控制電路
11.9循環冗餘校驗電路
11.10浮點數運算器電路
11.10.1浮點數加法器
11.10.2浮點數乘法器
參考文獻